Samsung Semiconductor ได้ประกาศแผนโร้ดแมปสำหรับกระบวนการผลิตที่เล็กลงเรื่อยๆ ในอนาคต โดยมีแผนตั้งแต่ 8 นาโนเมตรถึงขนาด 4 นาโนเมตรแล้ว รวมถึงกระบวนการผลิตแบบ FD-SOI ด้วย
Samsung Semiconductor
ในงานสัมนาประจำปี Samsung Foundry Forum 2017 บริษัทได้เผยข้อมูลว่าอยู่ในระหว่างพัฒนา 8 LPP (8 nm Low Power Plus) เพื่อแข่งขันกับคู่แข่งที่กำลังขยับจาก 10 นาโนเมตรไปเป็น 7 นาโนเมตร
- ตามแผนแล้วการผลิตที่ 8 LPP จะเป็นการใช้เทคโนโลยีสเกลลิ่งปัจจุบันเป็นหนสุดท้าย โดยตั้งแต่ 7 นาโนเมตรลงไปจะใช้ EUV (Extreme Ultra Violet) ในการทำทรานซิสเตอร์
- การผลิต 7 LPP จะเป็นก้าวแรกสู่การใช้ EUV (รังสีอุลตร้าไวโอเลทเข้มข้น) โดยจะใช้รังสีพลังสูง 250W ในการตัดทรานซิสเตอร์ที่มีความแม่นยำ เป็นผลงานร่วมมือพัฒนาระหว่าง Samsung กับ ASML โดยจะผ่ากฏของมัวร์ (กฏที่ระบุว่าทรานซิสเตอร์จะเพิ่มปริมาณ 2 เท่าทุกๆ 18 เดือน) เป็นครั้งแรก
- การผลิต 6 LPP น้ันจะเป็นการนำสเกลลิ่งกลับมาใช้งานร่วมกับ EUV หลักๆ แล้วจะทำให้ใส่ทรานซิสเตอร์ได้เยอะขึ้น และกินไฟน้อยลง
- การผลิต 5 LPP จะเป็นการนำสเกลลิ่งร่วมกับการผลิตโครงสร้างแบบ FinFET ผลลัพธ์ยังเหมือนเดิม คือทรานซิสเตอร์เยอะขึ้น ประสิทธิภาพสูงขึ้น กินไฟน้อยลง
- การผลิต 4 LPP จะเป็นการก้าวสู่โครงสร้างชิปแบบใหม่ MBCFET (Multi Bridge Channel FET) ที่ความจริงแล้วคือ GAAFET (Gate All Around FET) เฉพาะตัวของ Samsung Semiconductor นั่นเอง เทคนิคนี้จะใช้นาโนชีทเข้ามาช่วยเพื่อให้ผ่าทางตันของการทำสเกลลิ่ง และประสิทธิภาพที่ FinFET จะไปได้สุดทาง
นอกจาก FinFET ที่จะลดขนาดลงไปเรื่อยๆ แล้ว Samsung ยังเปิดตัวโครงสร้างแบบใหม่อีกด้วย ออกแบบมาเพื่อใช้งานในกลุ่ม Internet of Things ชื่อว่า FD-SOI (Fully Depleted Silicon on Insulator)
รุ่นแรกขนาดกระบวนการผลิตจะอยู่ที่ 28 นาโนเมตร ในตัวจะมีตัวส่งสัญญาณคลื่นวิทยุไร้สาย และ eMARM (Embedded Magentic Random Access Memory) อีกด้วย
รุ่นที่สองในอนาคตจะลดลงไปเหลือ 18 นาโนเมตร จะมี PPA เพิ่มเข้ามา (Power/Performance/Area) เน้นประสิทธิภาพที่เพิ่มขึ้นแม้จะมีพื้นที่และพลังงานเท่าเดิม
ที่มา – Samsung Newsroom, GSMarena
You must be logged in to post a comment.